Đồ án tốt nghiệp - Thiết kế và so sánh kiến trúc Clock Tree trong thiết kế vật lí vi mạch bán dẫn

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP. HỒ CHÍ MINH
KHOA ĐIỆN - ĐIỆN TỬ
BỘ MÔN KỸ THUẬT MÁY TÍNH - VIỄN THÔNG

ĐỒ ÁN TỐT NGHIỆP
NGÀNH CÔNG NGHỆ KỸ THUẬT MÁY TÍNH

THIẾT KẾ VÀ SO SÁNH KIẾN TRÚC CLOCK
TREE TRONG THIẾT KẾ VẬT LÍ VI MẠCH
BÁN DẪN

GVHD:
Họ và tên sinh viên:
LÊ TRƯỜNG VŨ
THÁI THANH TRƯỜNG

TS. Đỗ Duy Tân
Mã số sinh viên:
18142423
20119303

TP Hồ Chí Minh - 12/2024

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP. HỒ CHÍ MINH
KHOA ĐIỆN - ĐIỆN TỬ
BỘ MÔN KỸ THUẬT MÁY TÍNH - VIỄN THÔNG

ĐỒ ÁN TỐT NGHIỆP
NGÀNH CÔNG NGHỆ KỸ THUẬT MÁY TÍNH

THIẾT KẾ VÀ SO SÁNH KIẾN TRÚC CLOCK
TREE TRONG THIẾT KẾ VẬT LÍ VI MẠCH
BÁN DẪN

GVHD:
Họ và tên sinh viên:
LÊ TRƯỜNG VŨ
THÁI THANH TRƯỜNG

TS. Đỗ Duy Tân
Mã số sinh viên:
18142423
20119303

Tp Hồ Chí Minh - 12/2024

ĐẠI HỌC SƯ PHẠM KỸ TPHCM
KHOA ĐIỆN – ĐIỆN TỬ
Bộ Môn: KTMT -VT

CỘNG HÒA XÃ HỘI CHỦ
NGHĨA VIỆT NAM
Độc lập – Tự do -Hạnh phúc

PHIẾU NHẬN XÉT CỦA GIÁNG VIÊN HƯỚNG DẪN
1. Họ và tên Sinh viên:

Lê Trường Vũ
MSSV: 18142423
Thái Thanh Trường
MSSV: 20119303
2. Tên đề tài tốt nghiệp: Thiết kế và so sánh kiến trúc clock tree trong thiết kế vật lí
vi mạch bán dẫn
3. Giảng viên hướng dẫn: TS.Đỗ Duy Tân
4. Nội dung nhận xét:
4.1 Tổng quan (mục tiêu, nghiên cứu tổng quan)
Phần tổng quan nghiên cứu được trình bày chi tiết, mục tiêu nghiên cứu rõ ràng, phù
hợp với yêu cầu của đồ án tốt nghiệp kỹ sư.
4.2 Cơ sở lý thuyết
Nội dung cơ sở lý thuyết được trình bày một cách đầy đủ và phù hợp với nội dung
thực hiện của đề tài.
4.3 Nội dung thực hiện (thiết kế, sơ đồ nguyên lí, giải thuật phần mềm,..)
Thiết kế được trình bày chi tiết, với quy trình thực hiện rõ ràng và các sơ đồ nguyên lý
cùng giải thích thông số đầy đủ. Kiến trúc clock tree được thực hiện trên phần mềm IC
Compiler 2 của Synopsys. Kết quả có phân tích, đánh giá và đưa ra kết luận.
4.5 Trích dẫn tài liệu
Các tài liệu tham khảo đã được trích dẫn một cách đầy đủ.
5.Những nội dung của ĐATN cần chỉnh sửa ,bổ sung Cần cải thiện
chất lượng 1 số hình.
Phân tích rõ hơn các kết quả thu được từ đánh giá qua phần mềm, làm nổi bật ưu điểm của
phương pháp được đề xuất.
6. Đề nghị (Được bảo vệ, không được bảo vệ): Được bảo vệ
7. Đánh giá chung (bằng chữ: tốt, khá, trung bình, yếu): Tốt
TP.HCM, ngày 29 tháng 12 năm 2024
GV nhận xét
(Ký và ghi rõ họ tên)

LỜI CẢM ƠN
Trải qua quá trình học tập tại trường Đại học Sư phạm kỹ thuật Thành phố
Hồ Chí Minh, nhóm thực hiện xin gửi đến quý thầy cô lời cảm ơn sâu sắc, trong
suốt quãng thời gian được học tập ở trường nhóm thực
...

...
ilable:https://nguyenquanicd.blogspot.com/2018/07/sta-tong-quan-ve-phan-tichtiming-tinh.html
[14] Synopsys. (2022). “IC Compiler II Implementation User Guide”. SolvNetPlus.
[15] Q. Lei, L. Liu, H. Wang, Y. Yang &amp E. Zhao.(2022) A Clock Tree Synthesis
Scheme Based On Flexible H-tree. Electrical Engineering and Mechatronics
Technology (ICEEMT). Hangzhou, China.
[16] Synopsys. (2022). “What is Static Timing Analysis (STA)”. [Online].
Available: https://www.synopsys.com/glossary/what-is-static-timing-analysis.html.
[Accessed: Oct 4 2024]
[17] Vlsi4fresher. (May 2020). “OCV, AOCV and POCV”. [Online],
Available:https://www.vlsi4freshers.com. [Accessed: Oct 11 2024]
[18] Siliconvlsi. (Oct 2022). “ What do you mean by clock Jitter”. [Online].
Available: https://siliconvlsi.com/what-do-you-mean-by-clock-jitter/.[Accessed: Oct
20 2024]
[19] Priya Pandey. (Aug 2023). “Understanding Power, Performance and Area (PPA)
Analysis in VLSI: Key to Efficient Chip Design”.[Online]

110

Available: https://www.linkedin.com/pulse/understanding-power-performance-areappa-analysis-vlsi-priya-pandey/. [Accessed: Oct 29 2024]
[20] K.H. Ovi. (June 2023). “ Understanding Synthesis in VLSI Chip Design From
RTL to Netlist”. [Online]
Available:https://www.linkedin.com/pulse/understanding-synthesis-vlsi-chipdesign-from-rtl-netlist-ovi/. [Accessed: Oct 22 2024]
[21] Muhammad Sufyan.( 2024, Feb 21) “Chip and Wafers: Whats the difference?”.
[Online].
Available: https://www.wevolver.com/article/semiconductor-wafer. [Accessed: Oct 1
2024]
[22] Raghav. M. (2024, June 26) Power Planning in VLSI Design:Balancing
Efficiency and Performance”. [Online].
Available:https://chipedge.com/power-planning-in-vlsi-design-balancing-efficiencyand-performance/. [Accessed: Oct 12 2024]
[23] P. Borupothu, J. C. Pravin, , N. R. T. Reddy, B. S. P. Reddy &amp A. H. Shaik. (2024)
Implement a PnR Flow to Boost the Pin Density in Block Level Chip Design.
Information Technology, Electronics and Intelligent Communication Systems.
Bangalore, India.
[24] QPTechnologies. (2024). “ Advance Assembly”. [Online]
Available:https://www.qptechnologies.com/services/advanced-assembly/.[Accessed:
Oct 3 2024].
[25] Geeksforgeeks. (Dec 2024). “ Shift Registers in Digiatal Logic”. [Online].
Available:https://www.geeksforgeeks.org/shift-registers-in-digital-logic/.[Accessed:
Nov 7 2024]
[26] Kỹ sư. Lê Thanh Tuấn. (2024). “Tài liệu chuyên ngành thiết kế vi mạch bán dẫn
(lưu hành nội bộ) ”. ADT&ampSNST company.

111