TRƯỜNG ĐH SƯ PHẠM KỸ THUẬT TP.HCM
KHOA ĐIỆN – ĐIỆN TỬ
BỘ MÔN KỸ THUẬT MÁY TÍNH – VIỄN THÔNG

ĐỒ ÁN TỐT NGHIỆP
THIẾT KẾ VÀ TỐI ƯU BỘ CỘNG XẤP XỈ
SỬ DỤNG CÔNG NGHỆ CMOS

Sinh viên thực hiện:

NGUYỄN GIA ĐẠT

Mã số sinh viên:

20119215

Khóa:

2020 - 2024

Ngành:

CNKT Máy Tính

Thành phố Hồ Chí Minh, Tháng 6 năm 2024

TRƯỜNG ĐH SƯ PHẠM KỸ THUẬT TP.HCM
KHOA ĐIỆN – ĐIỆN TỬ
BỘ MÔN KỸ THUẬT MÁY TÍNH – VIỄN THÔNG

ĐỒ ÁN TỐT NGHIỆP
THIẾT KẾ VÀ TỐI ƯU BỘ CỘNG XẤP XỈ
SỬ DỤNG CÔNG NGHỆ CMOS

Sinh viên thực hiện:

NGUYỄN GIA ĐẠT

Mã số sinh viên:

20119215

Khóa:

2020 - 2024

Ngành:

CNKT Máy Tính

Giáo viên hướng dẫn:

TS. Phạm Văn Khoa

Thành phố Hồ Chí Minh, Tháng 6 năm 2024

LỜI CẢM ƠN
Qua khoảng thời gian học tập tại Trường Đại học Sư phạm Kỹ thuật Thành phố
Hồ Chí Minh, sinh viên xin gửi lời cám ơn sâu sắc đến Ban Giám hiệu nhà Trường
cùng các Thầy Cô đã tạo điều kiện và môi trường học tập tốt nhất để sinh viên có thể
chuyên tâm học tập và nghiên cứu. Bên cạnh đó, sinh viên xin gửi lời cảm ơn sâu sắc
đến Quý Thầy, Cô là bộ môn Công Nghệ Kỹ Thuật Máy Tính nói riêng cũng như của
Khoa Điện - Điện Tử của trường Đại học Sư phạm Kỹ thuật Thành phố Hồ Chí Minh
đã tâm huyết giảng dạy và truyền cho sinh viên những cảm hứng trong học tập thông
qua từng môn học để sinh viên có thể trang bị cho mình hành trang tốt nhất trong
tương lai.
Sinh viên thực hiện gửi lời cảm ơn chân thành cũng như sự kính trọng đến Giảng
viên hướng dẫn TS. Phạm Văn Khoa. Thầy tận tâm hướng dẫn những kiến thức cốt
lõi, phân tích, giải thích, góp ý và chỉnh sửa cho sinh viên có cái nhìn đúng đắn hơn
trong tính toán thiết kế liên quan tới chuyên ngành thiết kế vi mạch trong suốt quá
trình thực hiện, để sinh viên hoàn thành bài Khóa luận Tốt nghiệp một cách tốt nhất.
Một lần nữa, nhóm thực hiện đề tài xin gửi lời cảm ơn sâu sắc đến toàn thể đội
ngũ giảng viên và Thầy Phạm Văn Khoa đã tạo cơ hội và giúp đỡ nhóm trong suốt
quá trình thực hiện Khóa luận. Do điều kiện và kinh nghiệm còn hạn chế nên bài Khóa
luận của sinh viên không tránh khỏi những thiếu sót. Rất mong nhận được ý kiến đóng
góp ý từ Thầy, Cô để sinh viên có thể làm tốt hơn và hoàn thiện hơn trong tương lai.
Sinh viên xin chân thành cảm ơn!
TP. Hồ Chí Minh, ngày

tháng 6 năm 2024

Sinh viên thực hiện

i

LỜI CAM ĐOAN
Sinh viên Nguyễn Gia Đạt thực hiện đề tài “Thiết kế và tối ưu bộ cộng xấp xỉ sử
dụng công nghệ CMOS” dưới dự hướng dẫn của thầy Phạm Văn Khoa xin cam đoan
các nội dung như sau:
1. Sản phẩm của Đồ á
...

...
ectronic Devices, Systems &amp Applications (ICEDSA).
[7]
P. Balasubramanian, Douglas Maskell (2018). “Hardware Efficient
[1]

Approximate Adder Design”.
[8]

Sunghyun Kim, Youngmin Kim (2018). “Novel XNOR-based

Approximate Computing for Energy-efficient Image Processors”.
Zhixi Yang Ajaypat Jain Jinghang Liang Jie Han Fabrizio Lombardi
(2013). “Approximate XOR/XNOR-based adders for inexact computing”,
IEEE International Conference on Nanotechnology, pp 690-693.
[10]
Chetan Deo Singh, Yuvraj Singh (2013). “Error Tolerant Adder”,
[9]

International Journal of Scientific and Research Publications, vol. 3, iss. 11,
ISSN 2250-3153.
[11]

N. Suganthi (2015), “Design and implementation of field

programmable gate array based error tolerant adder for image processing
application”, IEEE international conference on electronics and communication
systems, pp 1426-1430.
[12]

Hans-Joachim Wunderlich Claus Braun Alexander Schöll (2016).

“Pushing the limits: How fault tolerance extends the scope of approximate
81

computing”, IEEE 22nd International Symposium on On-Line Testing and
Robust System Design (IOLTS), pp 133-136.
Yangcan Zhou Jun Lin Zhongfeng wang (2018). “Increasing the
Accuracy of Approximate Adders with Very Low Extra Complexity”, IEEE
International Conference on Communication Technology, pp 1397-1401.
[14]
Sultan Yerumbayev (2015). “Dual Feedback Design Methodology for
XORXNOR Circuits”.
[15]
Mandar Gadekar, Rajiv Chavan, Nikhil Matkar, Siddhesh Jagushte, Dr.
Sangeeta Joshi (2017). “Design of 16T Full Adder Circuit Using 6T XNOR
Gates”.
[16]
Raj Johri, Raghvendra Singh (2012). “Comparative analysis of 10T
[13]

and 14T full adder at 45nm technology”, IEEE International Conference on
Parallel, Distributed and Grid Computing, pp 883-887.
Mehedi Hasan Uttam Kumar Saha Afran Sorwar Md. Ashik Zafar
Dipto Muhammad Saddam Hossain Hasan U. Zaman (2019). “A Novel Hybrid
Full Adder Based on Gate Diffusion Input Technique, Transmission Gate
and Static CMOS Logic”, IEEE – 45670.
[18]
Pedro Aquino Silva Cristina Meinhardt (2021). “Energy-Efficient
Design of Approximated Full Adders”.
[19]
Subodh Wairya Garima Singh Vishant R. K. Nagaria S. Tiwari
(2011). “Design analysis of XOR (4T) based low voltage CMOS full adder
circuit”.
[20]
K. N. Vijeyakumar, Vembu Sumathy, Sriram Komanduri, C.C.G. Suji
[17]

(2011), “Design of Low- Power High-Speed Error Tolerant Shift and Add
Multiplier”, Journal of Computer Science, pp 1839-1845.

82