Đồ án tốt nghiệp - Thiết kế và đánh giá hệ thống SAR ADC 10 Bit thực hiện trên phần mềm Cadence

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT TP. HỒ CHÍ MINH
KHOA ĐIỆN - ĐIỆN TỬ

ĐỒ ÁN TỐT NGHIỆP
NGÀNH CÔNG NGHỆ KỸ THUẬT MÁY TÍNH

THIẾT KẾ VÀ ĐÁNH GIÁ HỆ THỐNG
SAR ADC 10 BIT
THỰC HIỆN TRÊN PHẦN MỀM CADENCE
SVTH:

NGUYỄN NGỌC HƯNG
MSSV: 20119040
NGUYỄN TÀI NHÂN
MSSV: 20119038

GVHD:

TH.S TRƯƠNG QUANG PHÚC

TP. HỒ CHÍ MINH – 07/2024

TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ
THUẬT TP.HCM
KHOA ĐIỆN – ĐIỆN TỬ

CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM
Độc Lập – Tự Do – Hạnh Phúc
**********

BẢN GIẢI TRÌNH CHỈNH SỬA BÁO CÁO
ĐỒ ÁN TỐT NGHIỆP
1. Tên đề tài: Thiết kế và đánh giá hệ thống SAR ADC 10-bit thực hiện trên phần
mềm Cadence.
2. Họ tên sinh viên 1: Nguyễn Ngọc Hưng
MSSV: 20119040
Họ tên sinh viên 2: Nguyễn Tài Nhân
MSSV: 20119038
3. Ngành: Công nghệ kỹ thuật máy tính
4. GVHD: Trương Quang Phúc
5. Tổng hợp các yêu cầu chỉnh sửa báo cáo ĐATN của hội đồng:
-

Chỉnh sửa các bảng cho phù hợp với template báo cáo (bảng 3.2)
Cần giới thiệu tất cả các hình và bảng được đưa vào nội dung báo cáo
Cải thiện chất lượng hình ảnh (Hình 4.26)
Sơ đồ khối hình 3.1
Chỉnh sửa phương thức tính toán và kiểm tra kết quả.

6. Giải trình chỉnh sửa báo cáo ĐATN
TT Nội dung góp ý của HĐ
Kết quả chỉnh sửa bổ sung
Chỉnh sửa các bảng cho phù Đã chỉnh sửa bảng 3.2 ở chương 3 mục
1 hợp với template báo cáo (bảng 3.3.2 trang 27.
3.2)
Cần giới thiệu tất cả các hình và Đã bổ xung giới thiệu tất cả các hình
bảng được đưa vào nội dung trước khi phân tích, cụ thể ở chương 2
báo cáo
trang 6, 7, 8, 9, 11, 12, 14, 15, 16, 17, 18,
20, chương 3 với các trang: 23, 24, 25,
29, 30, 32, 33 và chương 4 với các trang
2
34, 35, 36, 37, 38, 40, 41, 42, 43, 44, 45,
46, 47, 48, 49, 51.
Đã bổ xung giới thiệu tất cả các bảng, cụ
thể ở chương 2 mục 2.2.1 trang 8,
chương 3 mục 3.3.2 trang 26, 27, mục
3.3.3 trang 27, 28, 31.

v

3
4

Cải thiện chất lượng hình ảnh Đã thiện chất lượng hình ảnh 4.26 ở
(Hình 4.26)
chương 4 mục 4.3.2 trang 51.
Sơ đồ khối hình 3.1
Đã cải thiện chất lượng hình ảnh sơ đồ
khối 3.1 ở chương 3 mục 3.2.1 trang 23.
Chỉnh sửa phương thức tính Đã thay phương thức tính toán và kiểm
toán và kiểm tra kết quả.
tra kết quả cũ bằng công thức chuyển đổi
tín hiệu số thành tín hiệu tương tự (3.12)
ở chương 4 mục 4.3.1 trang 46, 48, 50.

5

Thay đổi: “chia giá trị Vref thành 1024
mức khác nhau với điện áp mỗi mức là
Vref/1024” thành: “chia giá trị Vref
thành các khoảng điện áp” ở chương 4
mục 4.4 trang 52.

Sinh viên thực hiện ĐATN
(Ký tên)

GVHD
(Ký tên)

vi

LỜI CẢM ƠN
Nhóm sinh viên xin chân thành cảm
...

...
ống SAR ADC.

54

TÀI LIỆU THAM KHẢO

[1]

Hội Truyền Thông Số Việt Nam, Việt Nam có thể trở thành cường
quốc sản xuất chip trong thập kỷ tới?, Tạp chí điện tử VietTimes, 2023.

[2]

D. S. S. Amrik Singh, Evolution of CMOS Technology, IJERT,
2016.

[3]

Neil H. E. Weste - David Money Harris, CMOS VLSI Design A
Circuits and Systems Perspective, Pearson Education, 2010.

[4]

Võ Minh Huân, Giáo trình thiết kế mạch tích hợp CMOS, Nhà xuất
bản Đại học Quốc gia TP. Hồ Chí Minh,, 2019.

[5]

B. Razavi, Design of Analog CMOS, McGraw-Hill Education, 2015.

[6]

Nguyễn Việt Hùng - Nguyễn Ngô Lâm - Nguyễn Văn Phúc - Đặng
Phước Hải Trang, Giáo trình kỹ thuật truyền số liệu, Nhà xuất bản Đại
học Quốc Gia TP Hồ Chí Minh, 2013.

[7]

Siyu Tan, High-Speed Analog-to-Digital, Lund University, 2020.

[8]

Nguyễn Trường Duy - Võ Đức Dũng - Nguyễn Thanh Hải - Nguyễn
Duy Thảo, Giáo trình kỹ thuật số, Nhà xuất bản Đại học Quốc Gia TP
Hồ Chí Minh, 2019.

[9]

Dante Gabriel Muratore, A Study of Successive - Approximation
Register - ADC Architectures, University of Pavia, 2017.

[10]

Imran Ahmed,

Pipelined ADC Design

and Enhancement

Techniques, Springer Heidelberg Dordrecht LonDon NewYork, 2010.
[11]

Michael Lee Thompson, Design of a Sigma-Delta ADC in 65nm
CMOS Process, University of Arkansas, 2023.

[12]

Zhang Fan, Design of High Performance Continuous Time Sigma
Delta ADC, School of Electrical and Electronic Engineering, 2011.

55

[13]

Chakradhar Adupa - Chaithanya Mannepalli - K.Shashidhar Srineevasa Rao Ijjada, Design of a High Speed and Low Power Sample
and Hold Circuit for 16 Bit ADC, IJITEE, 2019.

[14]

Erik Säll, Design of a Low Power, High PerformanceTrack-andHold Circuit in a 0.18µm CMOS Technology, LiTH-ISY-EX-32482002, 2002.

[15]

Pavan Ashokrao Kale - Pranav Kulkarni, Improved Sample and Hold
Circuit using MOSFET, IJERT, 2014.

[16]

L. McCreary and P. R. Gray, All-MOS Charge Redistribution
Analog to-Digital Conversion Techniques-Part I, IEEE Journal of SolidState Circuits, 1975.

[17]

Dimitar P. Dimitrov, R-2R Digital-to-Analog Converter: Analysis
and Practical Design Considerations, Bulgaria, 2006.

[18]

T.O.

Anderson,

Optimum

Control

Logic

for

Successive

Approximation Analog-to-Digital Converters, Computer Design, 1972.
[19]

Huỳnh Công Tú - Nguyễn Văn Hào - Huỳnh Nguyễn Bảo Phương,
Kỹ thuật ổn định và bù tần số cho thiết kế bộ khuếch đại thuật toán công
suất thấp, Tạp chí khoa học Trường đại học Quy Nhơn, 2021.

56